Ignore:
Timestamp:
Feb 1, 2019, 9:57:09 PM (5 years ago)
Author:
coas-nagasima
Message:

TINETとSocket APIなどを更新

Location:
asp3_tinet_ecnl_rx/trunk/asp3_dcre/arch/rx630_gcc
Files:
5 edited

Legend:

Unmodified
Added
Removed

  • asp3_tinet_ecnl_rx/trunk/asp3_dcre/arch/rx630_gcc/prc_kernel_impl.c

    r359 r364  
    237237#endif /* OMIT_DEFAULT_EXC_HANDLER */
    238238
    239 void _start_c(char **args);
     239void _start_c(char * const*args);
    240240
    241241void
    … …  
    243243{
    244244        const char *const args[] = {
    245                 1,
     245                (char *)1,
    246246                "asp3",
    247247                0,
    … …  
    268268
    269269__attribute__((weak))
    270 void SYS_set_tid_address()
    271 {
    272         return 0;//-ENOSYS;
    273 }
    274 
    275 __attribute__((weak))
    276 void SYS_mmap2()
     270long SYS_set_tid_address()
     271{
     272        return 0;//-ENOSYS;
     273}
     274
     275__attribute__((weak))
     276long SYS_gettid()
     277{
     278        return 0;//-ENOSYS;
     279}
     280
     281__attribute__((weak))
     282long SYS_rt_sigprocmask()
     283{
     284        return 0;//-ENOSYS;
     285}
     286
     287__attribute__((weak))
     288long SYS_mmap2()
     289{
     290        return 0;//-ENOSYS;
     291}
     292
     293__attribute__((weak))
     294long SYS_tkill()
    277295{
    278296        return 0;//-ENOSYS;

  • asp3_tinet_ecnl_rx/trunk/asp3_dcre/arch/rx630_gcc/prc_rename.def

    r337 r364  
    1818exception
    1919
    20 # rx610_kernel_impl.c
     20# rx630_kernel_impl.c
    2121ipr_reg_addr
    2222ier_reg_addr

  • asp3_tinet_ecnl_rx/trunk/asp3_dcre/arch/rx630_gcc/prc_support.S

    r337 r364  
    410410dispatcher_idle_loop:
    411411        setpsw  i                                                       ; 全割込み許可
     412        wait
    412413        clrpsw  i                                                       ; 全割込み禁止
    413414

  • asp3_tinet_ecnl_rx/trunk/asp3_dcre/arch/rx630_gcc/rx630.h

    r337 r364  
    12121212#define ICU_IPR254_ADDR                 ( ( volatile uint8_t __evenaccess * )0x000873FE )
    12131213#define ICU_IPR255_ADDR                 ( ( volatile uint8_t __evenaccess * )0x000873FF )
    1214 #define ICU_IPR_BIT                             ( 7U << 0U )
    1215 
     1214#define ICU_IPR_OFFSET                  ( 0U )
     1215#define ICU_IPR_MASK                    ( 0xFU << ICU_IPR_OFFSET )
    12161216
    12171217/*
    … …  
    13231323#define SCI6_SCMR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A0C6 )
    13241324#define SCI6_SEMR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A0C7 )
     1325#define SCI7_SMR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A0E0 )
     1326#define SCI7_BRR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A0E1 )
     1327#define SCI7_SCR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A0E2 )
     1328#define SCI7_TDR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A0E3 )
     1329#define SCI7_SSR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A0E4 )
     1330#define SCI7_RDR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A0E5 )
     1331#define SCI7_SCMR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A0E6 )
     1332#define SCI7_SEMR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A0E7 )
     1333#define SCI8_SMR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A100 )
     1334#define SCI8_BRR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A101 )
     1335#define SCI8_SCR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A102 )
     1336#define SCI8_TDR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A103 )
     1337#define SCI8_SSR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A104 )
     1338#define SCI8_RDR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A105 )
     1339#define SCI8_SCMR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A106 )
     1340#define SCI8_SEMR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A107 )
     1341#define SCI9_SMR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A120 )
     1342#define SCI9_BRR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A121 )
     1343#define SCI9_SCR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A122 )
     1344#define SCI9_TDR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A123 )
     1345#define SCI9_SSR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A124 )
     1346#define SCI9_RDR_ADDR                   ( ( volatile uint8_t __evenaccess * )0x0008A125 )
     1347#define SCI9_SCMR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A126 )
     1348#define SCI9_SEMR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A127 )
     1349#define SCI10_SMR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A140 )
     1350#define SCI10_BRR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A141 )
     1351#define SCI10_SCR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A142 )
     1352#define SCI10_TDR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A143 )
     1353#define SCI10_SSR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A144 )
     1354#define SCI10_RDR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A145 )
     1355#define SCI10_SCMR_ADDR                 ( ( volatile uint8_t __evenaccess * )0x0008A146 )
     1356#define SCI10_SEMR_ADDR                 ( ( volatile uint8_t __evenaccess * )0x0008A147 )
     1357#define SCI11_SMR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A160 )
     1358#define SCI11_BRR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A161 )
     1359#define SCI11_SCR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A162 )
     1360#define SCI11_TDR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A163 )
     1361#define SCI11_SSR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A164 )
     1362#define SCI11_RDR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A165 )
     1363#define SCI11_SCMR_ADDR                 ( ( volatile uint8_t __evenaccess * )0x0008A166 )
     1364#define SCI11_SEMR_ADDR                 ( ( volatile uint8_t __evenaccess * )0x0008A167 )
     1365#define SCI12_SMR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A300 )
     1366#define SCI12_BRR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A301 )
     1367#define SCI12_SCR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A302 )
     1368#define SCI12_TDR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A303 )
     1369#define SCI12_SSR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A304 )
     1370#define SCI12_RDR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x0008A305 )
     1371#define SCI12_SCMR_ADDR                 ( ( volatile uint8_t __evenaccess * )0x0008A306 )
     1372#define SCI12_SEMR_ADDR                 ( ( volatile uint8_t __evenaccess * )0x0008A307 )
    13251373#define SCI_SMR_CKS_BIT                 ( 3U << 0U )
    13261374#define SCI_SMR_STOP_BIT                ( 1U << 3U )
    … …  
    15151563#define PORTG_ODR1_ADDR                 ( ( volatile uint8_t __evenaccess * )0x0008C0A1 )
    15161564#define PORTJ_ODR1_ADDR                 ( ( volatile uint8_t __evenaccess * )0x0008C0A5 )
     1565#define PORT_ODR_Pm0_OFFSET             ( 0U )
     1566#define PORT_ODR_Pm0_MASK               ( 0x3U << PORT_ODR_Pm0_OFFSET )
     1567#define PORT_ODR_Pm1_OFFSET             ( 2U )
     1568#define PORT_ODR_Pm1_MASK               ( 0x3U << PORT_ODR_Pm1_OFFSET )
     1569#define PORT_ODR_Pm2_OFFSET             ( 4U )
     1570#define PORT_ODR_Pm2_MASK               ( 0x3U << PORT_ODR_Pm2_OFFSET )
     1571#define PORT_ODR_Pm3_OFFSET             ( 6U )
     1572#define PORT_ODR_Pm3_MASK               ( 0x3U << PORT_ODR_Pm3_OFFSET )
     1573#define PORT_ODR_Pm4_OFFSET             ( 0U )
     1574#define PORT_ODR_Pm4_MASK               ( 0x3U << PORT_ODR_Pm4_OFFSET )
     1575#define PORT_ODR_Pm5_OFFSET             ( 2U )
     1576#define PORT_ODR_Pm5_MASK               ( 0x3U << PORT_ODR_Pm5_OFFSET )
     1577#define PORT_ODR_Pm6_OFFSET             ( 4U )
     1578#define PORT_ODR_Pm6_MASK               ( 0x3U << PORT_ODR_Pm6_OFFSET )
     1579#define PORT_ODR_Pm7_OFFSET             ( 6U )
     1580#define PORT_ODR_Pm7_MASK               ( 0x3U << PORT_ODR_Pm7_OFFSET )
     1581#define PORT_ODR_CMOS                   ( 0U )
     1582#define PORT_ODR_NCH_OPEN_DRAIN ( 1U )
     1583#define PORT_ODR_PCH_OPEN_DRAIN ( 2U )
    15171584
    15181585/*
    … …  
    17281795#define TPU10_TMDR_ADDR                 ( ( volatile uint8_t __evenaccess * )0x000881C1 )
    17291796#define TPU11_TMDR_ADDR                 ( ( volatile uint8_t __evenaccess * )0x000881D1 )
     1797#define TPU_TMDR_MD_OFFSET              ( 0U )
     1798#define TPU_TMDR_MD_MASK                ( 0xFU << TPU_TMDR_MD_OFFSET )
     1799#define TPU_TMDR_BFA_BIT                ( 0x10 )
     1800#define TPU_TMDR_BFB_BIT                ( 0x20 )
     1801#define TPU_TMDR_ICSELB_BIT             ( 0x40 )
     1802#define TPU_TMDR_ICSELD_BIT             ( 0x80 )
    17301803
    17311804#define TPU0_TIOR_ADDR                  ( ( volatile uint8_t __evenaccess * )0x000881C0 )
    … …  
    17461819#define TPU10_TIOR_ADDR                 ( ( volatile uint8_t __evenaccess * )0x000881C2 )
    17471820#define TPU11_TIOR_ADDR                 ( ( volatile uint8_t __evenaccess * )0x000881D2 )
    1748 #define TPU_TIORL_IOA_OFFSET    ( 0U )
    1749 #define TPU_TIORL_IOA_MASK              ( 0xFU << TPU_TIORL_IOA_OFFSET )
    1750 #define TPU_TIORL_IOB_OFFSET    ( 4U )
    1751 #define TPU_TIORL_IOB_MASK              ( 0xFU << TPU_TIORL_IOB_OFFSET )
     1821#define TPU_TIOR_IOA_OFFSET     ( 0U )
     1822#define TPU_TIOR_IOA_MASK               ( 0xFU << TPU_TIOR_IOA_OFFSET )
     1823#define TPU_TIOR_IOB_OFFSET     ( 4U )
     1824#define TPU_TIOR_IOB_MASK               ( 0xFU << TPU_TIOR_IOB_OFFSET )
     1825#define TPU_TIORH_IOA_OFFSET    ( 0U )
     1826#define TPU_TIORH_IOA_MASK              ( 0xFU << TPU_TIORH_IOA_OFFSET )
     1827#define TPU_TIORH_IOB_OFFSET    ( 4U )
     1828#define TPU_TIORH_IOB_MASK              ( 0xFU << TPU_TIORH_IOB_OFFSET )
    17521829#define TPU_TIORL_IOC_OFFSET    ( 0U )
    17531830#define TPU_TIORL_IOC_MASK              ( 0xFU << TPU_TIORL_IOC_OFFSET )
    … …  
    18061883#define TPU_TSYR_SYNC5_BIT              ( 0x01U << 5U )
    18071884
     1885#define TPU0_TIER_ADDR                  ( ( volatile uint8_t __evenaccess *)0x00088114 )
     1886#define TPU1_TIER_ADDR                  ( ( volatile uint8_t __evenaccess *)0x00088124 )
     1887#define TPU2_TIER_ADDR                  ( ( volatile uint8_t __evenaccess *)0x00088134 )
     1888#define TPU3_TIER_ADDR                  ( ( volatile uint8_t __evenaccess *)0x00088144 )
     1889#define TPU4_TIER_ADDR                  ( ( volatile uint8_t __evenaccess *)0x00088154 )
     1890#define TPU5_TIER_ADDR                  ( ( volatile uint8_t __evenaccess *)0x00088164 )
     1891#define TPU6_TIER_ADDR                  ( ( volatile uint8_t __evenaccess *)0x00088184 )
     1892#define TPU7_TIER_ADDR                  ( ( volatile uint8_t __evenaccess *)0x00088194 )
     1893#define TPU8_TIER_ADDR                  ( ( volatile uint8_t __evenaccess *)0x000881A4 )
     1894#define TPU9_TIER_ADDR                  ( ( volatile uint8_t __evenaccess *)0x000881B4 )
     1895#define TPU10_TIER_ADDR                 ( ( volatile uint8_t __evenaccess *)0x000881C4 )
     1896#define TPU11_TIER_ADDR                 ( ( volatile uint8_t __evenaccess *)0x000881D4 )
     1897
     1898#define TPU0_TCNT_ADDR                  ( ( volatile uint16_t __evenaccess *)0x00088116 )
     1899#define TPU1_TCNT_ADDR                  ( ( volatile uint16_t __evenaccess *)0x00088126 )
     1900#define TPU2_TCNT_ADDR                  ( ( volatile uint16_t __evenaccess *)0x00088136 )
     1901#define TPU3_TCNT_ADDR                  ( ( volatile uint16_t __evenaccess *)0x00088146 )
     1902#define TPU4_TCNT_ADDR                  ( ( volatile uint16_t __evenaccess *)0x00088156 )
     1903#define TPU5_TCNT_ADDR                  ( ( volatile uint16_t __evenaccess *)0x00088166 )
     1904#define TPU6_TCNT_ADDR                  ( ( volatile uint16_t __evenaccess *)0x00088186 )
     1905#define TPU7_TCNT_ADDR                  ( ( volatile uint16_t __evenaccess *)0x00088196 )
     1906#define TPU8_TCNT_ADDR                  ( ( volatile uint16_t __evenaccess *)0x000881A6 )
     1907#define TPU9_TCNT_ADDR                  ( ( volatile uint16_t __evenaccess *)0x000881B6 )
     1908#define TPU10_TCNT_ADDR                 ( ( volatile uint16_t __evenaccess *)0x000881C6 )
     1909#define TPU11_TCNT_ADDR                 ( ( volatile uint16_t __evenaccess *)0x000881D6 )
     1910
    18081911/*
    18091912 * RSPI

  • asp3_tinet_ecnl_rx/trunk/asp3_dcre/arch/rx630_gcc/scif.h

    r337 r364  
    5959#define SCI5_BASE       ((uint32_t)(SCI5_SMR_ADDR))
    6060#define SCI6_BASE       ((uint32_t)(SCI6_SMR_ADDR))
     61#define SCI7_BASE       ((uint32_t)(SCI7_SMR_ADDR))
     62#define SCI8_BASE       ((uint32_t)(SCI8_SMR_ADDR))
     63#define SCI9_BASE       ((uint32_t)(SCI9_SMR_ADDR))
     64#define SCI10_BASE      ((uint32_t)(SCI10_SMR_ADDR))
     65#define SCI11_BASE      ((uint32_t)(SCI11_SMR_ADDR))
     66/* SCI12は下記のSCI_NUMが使用できない */
    6167
    6268/* モジュールストップコントロールレジスタB bit */
    63 #define SCI_NUM(base)   ((base - SCI0_BASE) / 0x20)
     69#define SCI_NUM(base)   (((intptr_t)base - SCI0_BASE) / 0x20)
    6470#define SCI_MSTPCRB_BIT(base)   (1 << (31 - SCI_NUM(base)))
    6571
    … …  
    7076#define CLK_F64 UINT_C(0x03)
    7177
    72 /* シリアルモードレジスタ（SMR) */
     78/* シリアルモードレジスタ（SMR） */
    7379#define CKS                     UINT_C(0x03)
     80#define MP                      UINT_C(0x04)
    7481#define STOP            UINT_C(0x08)
    7582#define PM                      UINT_C(0x10)
    … …  
    8087#define ASYNC_8BIT      UINT_C(0x40)
    8188
    82 /* シリアルコントロールレジスタ（SCR) */
     89/* シリアルコントロールレジスタ（SCR） */
    8390#define CKE                     UINT_C(0x03)
    8491#define TEIE            UINT_C(0x04)
    … …  
    94101#define ORER            UINT_C(0x20)
    95102
    96 /* シリアル拡張モードレジスタ（SEMR) */
     103/* スマートカードモードレジスタ（SCMR） */
     104#define SMIF            UINT_C(0x01)
     105#define SINV            UINT_C(0x04)
     106#define SDIR            UINT_C(0x08)
     107#define BCP2            UINT_C(0x80)
     108
     109/* シリアル拡張モードレジスタ（SEMR） */
    97110#define ACS0            UINT_C(0x01)
    98111#define ABCS            UINT_C(0x10)
     112#define NFEN            UINT_C(0x20)
     113
     114/* I2C モードレジスタ1（SIMR1） */
     115#define IICM            UINT_C(0x01)
     116
     117/* I2C モードレジスタ2（SIMR2） */
     118#define IICINTM         UINT_C(0x01)
     119#define IICCSC          UINT_C(0x02)
     120#define IICACKT         UINT_C(0x20)
     121
     122/* I2C モードレジスタ3（SIMR2） */
     123#define IICSTAREQ       UINT_C(0x01)
     124#define IICRSTAREQ      UINT_C(0x02)
     125#define IICSTPREQ       UINT_C(0x04)
     126#define IICSTIF         UINT_C(0x08)
     127
     128/* I2C ステータスレジスタ（SISR） */
     129#define IICACKR         UINT_C(0x01)
     130
     131/* SPI モードレジスタ（SPMR） */
     132#define SSE                     UINT_C(0x01)
     133#define CTSE            UINT_C(0x02)
     134#define MSS                     UINT_C(0x04)
     135#define CKPOL           UINT_C(0x40)
     136#define CKPH            UINT_C(0x80)
    99137
    100138#define SCI_SCR_FLG_ENABLE      (RE | TE)
    … …  
    104142 *  SCIレジスタの番地の定義
    105143 */
    106 #define SCI_SMR(base)           ((uint8_t *)(base + 0x00U))
    107 #define SCI_BRR(base)           ((uint8_t *)(base + 0x01U))
    108 #define SCI_SCR(base)           ((uint8_t *)(base + 0x02U))
    109 #define SCI_TDR(base)           ((uint8_t *)(base + 0x03U))
    110 #define SCI_SSR(base)           ((uint8_t *)(base + 0x04U))
    111 #define SCI_RDR(base)           ((uint8_t *)(base + 0x05U))
    112 #define SCI_SCMR(base)          ((uint8_t *)(base + 0x06U))
    113 #define SCI_SEMR(base)          ((uint8_t *)(base + 0x07U))
    114 #define SCI_SNFR(base)          ((uint8_t *)(base + 0x08U))
     144#define SCI_SMR(base)           ((uint8_t *)((intptr_t)base + 0x00U))
     145#define SCI_BRR(base)           ((uint8_t *)((intptr_t)base + 0x01U))
     146#define SCI_SCR(base)           ((uint8_t *)((intptr_t)base + 0x02U))
     147#define SCI_TDR(base)           ((uint8_t *)((intptr_t)base + 0x03U))
     148#define SCI_SSR(base)           ((uint8_t *)((intptr_t)base + 0x04U))
     149#define SCI_RDR(base)           ((uint8_t *)((intptr_t)base + 0x05U))
     150#define SCI_SCMR(base)          ((uint8_t *)((intptr_t)base + 0x06U))
     151#define SCI_SEMR(base)          ((uint8_t *)((intptr_t)base + 0x07U))
     152#define SCI_SNFR(base)          ((uint8_t *)((intptr_t)base + 0x08U))
     153#define SCI_SIMR1(base)         ((uint8_t *)((intptr_t)base + 0x09U))
     154#define SCI_SIMR2(base)         ((uint8_t *)((intptr_t)base + 0x0AU))
     155#define SCI_SIMR3(base)         ((uint8_t *)((intptr_t)base + 0x0BU))
     156#define SCI_SISR(base)          ((uint8_t *)((intptr_t)base + 0x0CU))
     157#define SCI_SPMR(base)          ((uint8_t *)((intptr_t)base + 0x0DU))
    115158
    116159#ifndef TOPPERS_MACRO_ONLY
Note: See TracChangeset for help on using the changeset viewer.