source: ssp_rpi3/trunk/arch/arm64_gcc/bcm283x/chip_config.c@ 384

/*
 *  TOPPERS Software
 *      Toyohashi Open Platform for Embedded Real-Time Systems
 *
 *  Copyright (C) 2006-2016 by Embedded and Real-Time Systems Laboratory
 *              Graduate School of Information Science, Nagoya Univ., JAPAN
 *  Copyright (C) 2018,2019 by Naoki Saito
 *             Nagoya Municipal Industrial Research Institute, JAPAN
 *
 *  上記著作権者
は，以下の(1)〜(4)ã®æ¡ä»¶ã‚’æº€ãŸã™å ´åˆã«é™ã‚Šï¼Œæœ¬ã‚½ãƒ•ãƒˆã‚¦ã‚§
 *  ア（本ソフトウェアを改変したものを含む．以下同じ）を使用・複製・改
 *  変・再é…
å¸ƒï¼ˆä»¥ä¸‹ï¼Œåˆ©ç”¨ã¨å‘¼ã¶ï¼‰ã™ã‚‹ã“とを無償で許諾する．
 *  (1) æœ¬ã‚½ãƒ•ãƒˆã‚¦ã‚§ã‚¢ã‚’ã‚½ãƒ¼ã‚¹ã‚³ãƒ¼ãƒ‰ã®å½¢ã§åˆ©ç”¨ã™ã‚‹å ´åˆã«ã¯ï¼Œä¸Šè¨˜ã®è‘—ä½œ
 *      権表示，この利用条件および下記の無保証規定が，そのままの形でソー
 *      スコード中に含まれていること．
 *  (2) 本ソフトウェアを，ライブラリ形式など，他のソフトウェア開発に使
 *      用できる形で再é…
å¸ƒã™ã‚‹å ´åˆã«ã¯ï¼Œå†é…
å¸ƒã«ä¼´ã†ãƒ‰ã‚­ãƒ¥ãƒ¡ãƒ³ãƒˆï¼ˆåˆ©ç”¨
 *      者
マニュアルなど）に，上記の著作権表示，この利用条件および下記
 *      の無保証規定を掲載すること．
 *  (3) 本ソフトウェアを，機器に組み込むなど，他のソフトウェア開発に使
 *      用できない形で再é…
å¸ƒã™ã‚‹å ´åˆã«ã¯ï¼Œæ¬¡ã®ã„ずれかの条件を満たすこ
 *      と．
 *    (a) 再é…
å¸ƒã«ä¼´ã†ãƒ‰ã‚­ãƒ¥ãƒ¡ãƒ³ãƒˆï¼ˆåˆ©ç”¨è€…
マニュアルなど）に，上記の著
 *        作権表示，この利用条件および下記の無保証規定を掲載すること．
 *    (b) 再é…
å¸ƒã®å½¢æ…
‹ã‚’，別に定める方法によって，TOPPERSプロジェクトに
 *        å ±å‘Šã™ã‚‹ã“ã¨ï¼Ž
 *  (4) 本ソフトウェアの利用により直接的または間接的に生じるいかなる損
 *      害からも，上記著作権者
およびTOPPERSプロジェクトをå…
è²¬ã™ã‚‹ã“と．
 *      また，本ソフトウェアのユーザまたはエンドユーザからのいかなる理
 *      由に基づく請求からも，上記著作権者
およびTOPPERSプロジェクトを
 *      å…
è²¬ã™ã‚‹ã“と．
 *
 *  本ソフトウェアは，無保証で提供されているものである．上記著作権者
お
 *  よびTOPPERSプロジェクトは，本ソフトウェアに関して，特定の使用目的
 *  に対する適合性も含めて，いかなる保証も行わない．また，本ソフトウェ
 *  アの利用により直接的または間接的に生じたいかなる損害に関しても，そ
 *  ã®è²¬ä»»ã‚’è² ã‚ãªã„ï¼Ž
 *
 */
/*
 *  チップ依存処理（BCM2837用）
 */
#include <sil.h>
#include "kernel_impl.h"

/*
 *  プロセッサの割込み優å…
ˆåº¦
 */
PRI current_intpri;

/*
 *  チップの初期化
 */
void
chip_initialize(void)
{
    uint32_t tmp;

    /*
     *  ARM64依存の初期化
     */
    core_initialize();

    /*
     *  アライメントチェック有効
     */
    tmp = (1<<3)|(1<<1);
    Asm("msr sctlr_el1, %0"::"r"(tmp));

    /*
     *  割込みマスクの初期化
     */
    sil_wrw_mem((uint32_t *)(DISABLE_IRQ_B), 0xffffffff);  // basic interrupt
    sil_wrw_mem((uint32_t *)(DISABLE_IRQ_1), 0xffffffff);  // gpu1
    sil_wrw_mem((uint32_t *)(DISABLE_IRQ_2), 0xffffffff);  // gpu2

    // 使用する割込みの許可
    chip_unmask_interrupt(0);
}

/*
 *  チップの終了処理
 */
void
chip_terminate(void)
{
    /*
     *  割込み禁止
     */
    chip_mask_interrupt(INT_IPM(TMIN_INTPRI));

    core_terminate();
}

/*
 *  割込み要求ライン属性の設定
 */
void
x_config_int(INTNO intno, ATR intatr, PRI intpri)
{
    // BCM283X はエッジ/レベルの設定や割込み優å…
ˆåº¦ã®è¨­å®šæ©Ÿèƒ½ã‚’持たない
    assert(VALID_INTNO(intno));
    assert(TMIN_INTPRI <= intpri && intpri <= TMAX_INTPRI);
}

/*
 *  発生した割込みの優å…
ˆåº¦ã«å¿œã˜ã¦å‰²è¾¼ã¿ã‚’マスクする
 *  割込みのå…
¥å£å‡¦ç†ãŠã‚ˆã³åˆæœŸåŒ–処理から呼び出される
 *    priï¼šå‰²è¾¼ã¿è¦å› ã®å‰²è¾¼ã¿å„ªå…
ˆåº¦(内
部表現)
 */
void
chip_mask_interrupt(PRI pri)
{
    uint32_t reg;
    uint32_t mask_c, mask_b, mask_1, mask_2;

    current_intpri = pri;

    mask_c = _kernel_iipm_mask_table[pri * 4];
    mask_b = _kernel_iipm_mask_table[pri * 4 + 1];
    mask_1 = _kernel_iipm_mask_table[pri * 4 + 2];
    mask_2 = _kernel_iipm_mask_table[pri * 4 + 3];

    /*
     *  割込みのマスク
     */
    // core interrupt(core timers)
    reg = sil_rew_mem((uint32_t *)(0x40000040)); // Core0 Timer interrupt control
    reg &= ~(mask_c & 0xf);
    sil_wrw_mem((uint32_t *)(0x40000040), reg);

    // core interrupt(mailbox)
    reg = sil_rew_mem((uint32_t *)(0x40000050)); // Core0 mailboxes interrupt control
    reg &= ~((mask_c & 0xf0)>>4);
    sil_wrw_mem((uint32_t *)(0x40000050), reg);

    // core interrupt(PMU interrupt)
    if((mask_c & (1<<9)) != 0) {
        sil_wrw_mem((uint32_t *)(0x40000014), 1);    // PMU interrupt routing write-clear
    }

    // core interrupt(AXI outstanding interrupt)
    reg = sil_rew_mem((uint32_t *)(0x40000030));    // AXI outstanding interrupt
    if(((mask_c & (1 << 10)) != 0) && ((reg & (1<<20)) != 0)) {
        reg &= ~(1<<20);
        sil_wrw_mem((uint32_t *)(0x40000030), reg);
    }

    // core interrupt(local timer)
    reg = sil_rew_mem((uint32_t *)(0x40000034));    // local timer control & status
    if(((mask_c & (1 << 11)) != 0) && ((reg & (1<<29)) != 0)) {
        reg &= ~(1<<29);
        sil_wrw_mem((uint32_t *)(0x40000034), reg);
    }

    // basic interrupt, GPU pending 1 and 2
    sil_wrw_mem((uint32_t *)(DISABLE_IRQ_B), mask_b);
    sil_wrw_mem((uint32_t *)(DISABLE_IRQ_1), mask_1);
    sil_wrw_mem((uint32_t *)(DISABLE_IRQ_2), mask_2);
}

/*
 *  マスクした割込みを割込み発生前の状æ…
‹ã«æˆ»ã™
 *  ハンドラ実行後，出口処理の実行前に呼び出される
 *    pri：割込み発生前の割込み優å…
ˆåº¦
 */
void
chip_unmask_interrupt(PRI pri)
{
    uint32_t reg;
    uint32_t mask_c, mask_b, mask_1, mask_2;

    current_intpri = pri;

    mask_c = ~(_kernel_iipm_mask_table[pri * 4]);
    mask_b = ~(_kernel_iipm_mask_table[pri * 4 + 1]);
    mask_1 = ~(_kernel_iipm_mask_table[pri * 4 + 2]);
    mask_2 = ~(_kernel_iipm_mask_table[pri * 4 + 3]);

    /*
     *  マスク解除
     */
    // core interrupt(core timers)
    reg = sil_rew_mem((uint32_t *)(0x40000040)); // Core0 Timer interrupt control
    reg |= (mask_c & 0xf);
    sil_wrw_mem((uint32_t *)(0x40000040), reg);

    // core interrupt(mailbox)
    reg = sil_rew_mem((uint32_t *)(0x40000050)); // Core0 mailboxes interrupt control
    reg |= (mask_c & 0xf0)>>4;
    sil_wrw_mem((uint32_t *)(0x40000050), reg);

    // core interrupt(PMU interrupt)
    if((mask_c & (1<<9)) != 0) {
        sil_wrw_mem((uint32_t *)(0x40000010), 1);    // PMU interrupt routing write-set
    }

    // core interrupt(AXI outstanding interrupt)
    reg = sil_rew_mem((uint32_t *)(0x40000030));    // AXI outstanding interrupt
    if(((mask_c & (1 << 10)) != 0) && ((reg & (1<<20)) == 0)) {
        reg |= (1<<20);
        sil_wrw_mem((uint32_t *)(0x40000030), reg);
    }

    // core interrupt(local timer)
    reg = sil_rew_mem((uint32_t *)(0x40000034));    // local timer control & status
    if(((mask_c & (1 << 11)) != 0) && ((reg & (1<<29)) == 0)) {
        reg |= (1<<29);
        sil_wrw_mem((uint32_t *)(0x40000034), reg);
    }

    // basic interrupt, GPU pending 1 and 2
    sil_wrw_mem((uint32_t *)(ENABLE_IRQ_B), mask_b);
    sil_wrw_mem((uint32_t *)(ENABLE_IRQ_1), mask_1);
    sil_wrw_mem((uint32_t *)(ENABLE_IRQ_2), mask_2);
}