| 1 | /*
|
|---|
| 2 | * TOPPERS/JSP Kernel
|
|---|
| 3 | * Toyohashi Open Platform for Embedded Real-Time Systems/
|
|---|
| 4 | * Just Standard Profile Kernel
|
|---|
| 5 | *
|
|---|
| 6 | * Copyright (C) 2000-2003 by Embedded and Real-Time Systems Laboratory
|
|---|
| 7 | * Toyohashi Univ. of Technology, JAPAN
|
|---|
| 8 | * Copyright (C) 2005-2007 by Embedded and Real-Time Systems Laboratory
|
|---|
| 9 | * Graduate School of Information Science, Nagoya Univ., JAPAN
|
|---|
| 10 | *
|
|---|
| 11 | * ãLì ÒÍCFree Software Foundation ÉæÁÄö\³êÄ¢é
|
|---|
| 12 | * GNU General Public License Ì Version 2 ÉLq³êÄ¢éð©CÈ
|
|---|
| 13 | * ºÌ(1)`(4)Ìðð½·êÉÀèC{\tgEFAi{\tgEF
|
|---|
| 14 | * Aðüϵ½àÌðÜÞDȺ¯¶jðgpE¡»EüÏEÄzziȺC
|
|---|
| 15 | * pÆÄÔj·é±Æð³Åø·éD
|
|---|
| 16 | * (1) {\tgEFAð\[XR[hÌ`Åp·éêÉÍCãLÌì
|
|---|
| 17 | * \¦C±Ìpð¨æѺL̳ÛØKèªC»ÌÜÜÌ`Å\[
|
|---|
| 18 | * XR[hÉÜÜêÄ¢é±ÆD
|
|---|
| 19 | * (2) {\tgEFAðÄpÂ\ÈoCiR[hiP[^uIu
|
|---|
| 20 | * WFNgt@CâCuÈÇjÌ`Åp·éêÉÍCp
|
|---|
| 21 | * ɺ¤hL
|
|---|
| 22 | gipÒ}j
|
|---|
| 23 | AÈÇjÉCãLÌì \¦C
|
|---|
| 24 | * ±Ìpð¨æѺL̳ÛØKèðfÚ·é±ÆD
|
|---|
| 25 | * (3) {\tgEFAðÄpsÂ\ÈoCiR[hÌ`ܽÍ@íÉg
|
|---|
| 26 | * Ýñ¾`Åp·éêÉÍCÌ¢¸ê©Ìðð½·±ÆD
|
|---|
| 27 | * (a) pɺ¤hL
|
|---|
| 28 | gipÒ}j
|
|---|
| 29 | AÈÇjÉCãLÌì
|
|---|
| 30 | * \¦C±Ìpð¨æѺL̳ÛØKèðfÚ·é±ÆD
|
|---|
| 31 | * (b) pÌ`ÔðCÊÉèßéû@ÉæÁÄCãLì ÒÉñ·é
|
|---|
| 32 | * ±ÆD
|
|---|
| 33 | * (4) {\tgEFAÌpÉæè¼ÚIܽÍÔÚIɶ¶é¢©Èé¹
|
|---|
| 34 | * Q©çàCãLì ÒðÆÓ·é±ÆD
|
|---|
| 35 | *
|
|---|
| 36 | * {\tgEFAÍC³ÛØÅñ³êÄ¢éàÌÅ éDãLì ÒÍC
|
|---|
| 37 | * {\tgEFAÉÖµÄC»ÌKpÂ\«àÜßÄC¢©ÈéÛØàsí
|
|---|
| 38 | * È¢DܽC{\tgEFAÌpÉæè¼ÚIܽÍÔÚIɶ¶½¢
|
|---|
| 39 | * ©Èé¹QÉÖµÄàC»ÌÓCðíÈ¢D
|
|---|
| 40 | *
|
|---|
| 41 | */
|
|---|
| 42 | #ifndef TOPPERS_CQ_STARM_H
|
|---|
| 43 | #define TOPPERS_CQ_STARM_H
|
|---|
| 44 |
|
|---|
| 45 | #include <sil.h>
|
|---|
| 46 |
|
|---|
| 47 | /*
|
|---|
| 48 | * CORTEX-M3 CPUÌ˶ÌCN[h
|
|---|
| 49 | */
|
|---|
| 50 | #include "arm_m_iccarm/arm_m.h"
|
|---|
| 51 |
|
|---|
| 52 | /*
|
|---|
| 53 | * VXeNbNÌè`iUqüg8MHzj
|
|---|
| 54 | */
|
|---|
| 55 | #define HSE_CLOCK (8000000)
|
|---|
| 56 | #define SYS_CLOCK (HSE_CLOCK * 3)
|
|---|
| 57 | #define PCLK1_CLOCK (HSE_CLOCK * 3)
|
|---|
| 58 | #define PCLK2_CLOCK (HSE_CLOCK * 3)
|
|---|
| 59 |
|
|---|
| 60 | /*
|
|---|
| 61 | * ÝÔÌÅål
|
|---|
| 62 | */
|
|---|
| 63 | #define TMAX_INTNO (16 + 60)
|
|---|
| 64 |
|
|---|
| 65 | /*
|
|---|
| 66 | * ÝDæxÌrbg
|
|---|
| 67 | */
|
|---|
| 68 | #define TBITW_IPRI 4
|
|---|
| 69 |
|
|---|
| 70 | /*
|
|---|
| 71 | * ÝDæxrbgÌTuDæxÌrbg
|
|---|
| 72 | */
|
|---|
| 73 | #define TBITW_SUBIPRI 0
|
|---|
| 74 |
|
|---|
| 75 | /*
|
|---|
| 76 | * ÝxN^Ôè`
|
|---|
| 77 | */
|
|---|
| 78 | #define IRQ_VECTOR_USART1 (16 + 37)
|
|---|
| 79 |
|
|---|
| 80 |
|
|---|
| 81 | /* STM32F10XÌytFWX^è` */
|
|---|
| 82 | #define PERIPH_REG_BASE (0x40000000UL)
|
|---|
| 83 | #define SRAM_BASE (0x20000000UL)
|
|---|
| 84 |
|
|---|
| 85 | #define APB1_PERIPH (PERIPH_REG_BASE)
|
|---|
| 86 | #define APB2_PERIPH (PERIPH_REG_BASE + 0x10000)
|
|---|
| 87 | #define AHB_PERIPH (PERIPH_REG_BASE + 0x20000)
|
|---|
| 88 |
|
|---|
| 89 | /* BUS:APB1 */
|
|---|
| 90 | #define TIM2_BASE (APB1_PERIPH)
|
|---|
| 91 | #define TIM3_BASE (APB1_PERIPH + 0x400)
|
|---|
| 92 | #define TIM4_BASE (APB1_PERIPH + 0x800)
|
|---|
| 93 | #define TIM6_BASE (APB1_PERIPH + 0x1000)
|
|---|
| 94 | #define TIM7_BASE (APB1_PERIPH + 0x1400)
|
|---|
| 95 | #define RTC_BASE (APB1_PERIPH + 0x2800)
|
|---|
| 96 | #define WWDG_BASE (APB1_PERIPH + 0x2C00)
|
|---|
| 97 | #define IWDG_BASE (APB1_PERIPH + 0x3000)
|
|---|
| 98 | #define SPI2_BASE (APB1_PERIPH + 0x3800)
|
|---|
| 99 | #define USART2_BASE (APB1_PERIPH + 0x4400)
|
|---|
| 100 | #define USART3_BASE (APB1_PERIPH + 0x4800)
|
|---|
| 101 | #define I2C1_BASE (APB1_PERIPH + 0x5400)
|
|---|
| 102 | #define I2C2_BASE (APB1_PERIPH + 0x5800)
|
|---|
| 103 | #define BKP_BASE (APB1_PERIPH + 0x6C00)
|
|---|
| 104 | #define PWR_BASE (APB1_PERIPH + 0x7000)
|
|---|
| 105 | #define DAC_BASE (APB1_PERIPH + 0x7400)
|
|---|
| 106 | #define CEC_BASE (APB1_PERIPH + 0x7800)
|
|---|
| 107 |
|
|---|
| 108 | /* BUS:APB2 */
|
|---|
| 109 | #define AFIO_BASE (APB2_PERIPH)
|
|---|
| 110 | #define EXTI_BASE (APB2_PERIPH + 0x400)
|
|---|
| 111 | #define GPIOA_BASE (APB2_PERIPH + 0x800)
|
|---|
| 112 | #define GPIOB_BASE (APB2_PERIPH + 0xC00)
|
|---|
| 113 | #define GPIOC_BASE (APB2_PERIPH + 0x1000)
|
|---|
| 114 | #define GPIOD_BASE (APB2_PERIPH + 0x1400)
|
|---|
| 115 | #define GPIOE_BASE (APB2_PERIPH + 0x1800)
|
|---|
| 116 | #define ADC1_BASE (APB2_PERIPH + 0x2400)
|
|---|
| 117 | #define TIM1_BASE (APB2_PERIPH + 0x2C00)
|
|---|
| 118 | #define SPI1_BASE (APB2_PERIPH + 0x3000)
|
|---|
| 119 | #define USART1_BASE (APB2_PERIPH + 0x3800)
|
|---|
| 120 | #define TIM15_BASE (APB2_PERIPH + 0x4000)
|
|---|
| 121 | #define TIM16_BASE (APB2_PERIPH + 0x4400)
|
|---|
| 122 | #define TIM17_BASE (APB2_PERIPH + 0x4800)
|
|---|
| 123 |
|
|---|
| 124 | /* BUS:AHB */
|
|---|
| 125 | #define DMA_BASE (AHB_PERIPH)
|
|---|
| 126 | #define RCC_BASE (AHB_PERIPH + 0x1000)
|
|---|
| 127 | #define FLASH_BASE (AHB_PERIPH + 0x2000)
|
|---|
| 128 | #define CRC_BASE (AHB_PERIPH + 0x3000)
|
|---|
| 129 |
|
|---|
| 130 | /* System Control space */
|
|---|
| 131 | #define SCS_BASE (0xE000E000)
|
|---|
| 132 | #define SYSTM_BASE (SCS_BASE + 0x0010)
|
|---|
| 133 | #define NVIC_BASE (SCS_BASE + 0x0100)
|
|---|
| 134 | #define SYSCB_BASE (SCS_BASE + 0x0D00)
|
|---|
| 135 |
|
|---|
| 136 | /* RCC */
|
|---|
| 137 | #define RCC_CR (RCC_BASE)
|
|---|
| 138 | #define RCC_CFGR (RCC_BASE + 0x04)
|
|---|
| 139 | #define RCC_CIR (RCC_BASE + 0x08)
|
|---|
| 140 | #define RCC_APB2RSTR (RCC_BASE + 0x0C)
|
|---|
| 141 | #define RCC_APB1RSTR (RCC_BASE + 0x10)
|
|---|
| 142 | #define RCC_AHBENR (RCC_BASE + 0x14)
|
|---|
| 143 | #define RCC_APB2ENR (RCC_BASE + 0x18)
|
|---|
| 144 | #define RCC_APB1ENR (RCC_BASE + 0x1C)
|
|---|
| 145 | #define RCC_BDCR (RCC_BASE + 0x20)
|
|---|
| 146 | #define RCC_CSR (RCC_BASE + 0x24)
|
|---|
| 147 | #define RCC_CFGR2 (RCC_BASE + 0x2C)
|
|---|
| 148 |
|
|---|
| 149 | /* NVIC */
|
|---|
| 150 | #define NVIC_ENAVLE_REG(ch) (NVIC_BASE + ((ch) >> 5))
|
|---|
| 151 | #define NVIC_DISABLE_REG(ch) (NVIC_BASE + 0x80 + ((ch) >> 5))
|
|---|
| 152 | #define NVIC_SET_PEND_REG(ch) (NVIC_BASE + 0x100 + ((ch) >> 5))
|
|---|
| 153 | #define NVIC_CLEAR_PEND_REG(ch) (NVIC_BASE + 0x180 + ((ch) >> 5))
|
|---|
| 154 | #define NVIC_ACTIVE_REG(ch) (NVIC_BASE + 0x200 + ((ch) >> 5))
|
|---|
| 155 | #define NVIC_PRIO_REG(ch) (NVIC_BASE + 0x300 + ((ch) >> 2))
|
|---|
| 156 |
|
|---|
| 157 | /* GPIOx */
|
|---|
| 158 | #define GPIO_CRL(x) (x)
|
|---|
| 159 | #define GPIO_CRH(x) ((x) + 0x04)
|
|---|
| 160 | #define GPIO_IDR(x) ((x) + 0x08)
|
|---|
| 161 | #define GPIO_ODR(x) ((x) + 0x0C)
|
|---|
| 162 | #define GPIO_BSRR(x) ((x) + 0x10)
|
|---|
| 163 | #define GPIO_BRR(x) ((x) + 0x14)
|
|---|
| 164 | #define GPIO_LCKR(x) ((x) + 0x18)
|
|---|
| 165 |
|
|---|
| 166 | /* AFIO */
|
|---|
| 167 | #define AFIO_EVCR (AFIO_BASE)
|
|---|
| 168 | #define AFIO_MAPR (AFIO_BASE + 0x04)
|
|---|
| 169 | #define AFIO_EXTICR1 (AFIO_BASE + 0x08)
|
|---|
| 170 | #define AFIO_EXTICR2 (AFIO_BASE + 0x0C)
|
|---|
| 171 | #define AFIO_EXTICR3 (AFIO_BASE + 0x10)
|
|---|
| 172 | #define AFIO_EXTICR4 (AFIO_BASE + 0x14)
|
|---|
| 173 | #define AFIO_MAPR2 (AFIO_BASE + 0x0C)
|
|---|
| 174 |
|
|---|
| 175 | /* FLASH */
|
|---|
| 176 | #define FLASH_ACR (FLASH_BASE)
|
|---|
| 177 |
|
|---|
| 178 | /* RCCWX^è` */
|
|---|
| 179 | #define CR_PLL_RDY (0x02000000)
|
|---|
| 180 | #define CR_PLL_ON (0x01000000)
|
|---|
| 181 | #define CR_HSE_RDY (0x00020000)
|
|---|
| 182 | #define CR_HSE_ON (0x00010000)
|
|---|
| 183 | #define CR_HSI_RDY (0x00000002)
|
|---|
| 184 | #define CR_HSI_ON (0x00000001)
|
|---|
| 185 | #define CFGR_PLLMUL_MASK (0x003C0000)
|
|---|
| 186 | #define CFGR_PLL_XTPRE (0x00020000)
|
|---|
| 187 | #define CFGR_PLL_SRC (0x00010000)
|
|---|
| 188 | #define CFGR_HPRE_MASK (0x000000F0)
|
|---|
| 189 | #define CFGR_PPRE2_MASK (0x00003800)
|
|---|
| 190 | #define CFGR_PPRE1_MASK (0x00000700)
|
|---|
| 191 | #define CFGR_SWS_MASK (0x0000000C)
|
|---|
| 192 | #define CFGR_SW_MASK (0x00000003)
|
|---|
| 193 | #define CFGR_SW_PLL (0x02)
|
|---|
| 194 | #define APB2ENR_ADC3_EN (0x8000)
|
|---|
| 195 | #define APB2ENR_USART1_EN (0x4000)
|
|---|
| 196 | #define APB2ENR_TIM8_EN (0x2000)
|
|---|
| 197 | #define APB2ENR_SPI1_EN (0x1000)
|
|---|
| 198 | #define APB2ENR_TIM1_EN (0x0800)
|
|---|
| 199 | #define APB2ENR_ADC2_EN (0x0400)
|
|---|
| 200 | #define APB2ENR_ADC1_EN (0x0200)
|
|---|
| 201 | #define APB2ENR_IOPG_EN (0x0100)
|
|---|
| 202 | #define APB2ENR_IOPF_EN (0x0080)
|
|---|
| 203 | #define APB2ENR_IOPE_EN (0x0040)
|
|---|
| 204 | #define APB2ENR_IOPD_EN (0x0020)
|
|---|
| 205 | #define APB2ENR_IOPC_EN (0x0010)
|
|---|
| 206 | #define APB2ENR_IOPB_EN (0x0008)
|
|---|
| 207 | #define APB2ENR_IOPA_EN (0x0004)
|
|---|
| 208 | #define APB2ENR_AFIO_EN (0x0001)
|
|---|
| 209 | #define AHBENR_SDIO_EN (0x0400)
|
|---|
| 210 | #define AHBENR_FSMC_EN (0x0100)
|
|---|
| 211 | #define AHBENR_CRCE_EN (0x0040)
|
|---|
| 212 | #define AHBENR_FLITF_EN (0x0010)
|
|---|
| 213 | #define AHBENR_SRAM_EN (0x0004)
|
|---|
| 214 | #define AHBENR_DMA_EN (0x0001)
|
|---|
| 215 |
|
|---|
| 216 | /* FLASHWX^è` */
|
|---|
| 217 | #define ACR_LATENCY_MASK (0x07)
|
|---|
| 218 | #define ACR_LATENCY_ZERO (0x00)
|
|---|
| 219 | #define ACR_LATENCY_ONE (0x01)
|
|---|
| 220 | #define ACR_LATENCY_TWO (0x02)
|
|---|
| 221 |
|
|---|
| 222 | /* GPIOxWX^è` */
|
|---|
| 223 | #define CNF_IN_ANALOG (0x00)
|
|---|
| 224 | #define CNF_IN_FLOATING (0x01)
|
|---|
| 225 | #define CNF_IN_PULL (0x02)
|
|---|
| 226 | #define CNF_OUT_GP_PP (0x00)
|
|---|
| 227 | #define CNF_OUT_GP_OD (0x01)
|
|---|
| 228 | #define CNF_OUT_AF_PP (0x02)
|
|---|
| 229 | #define CNF_OUT_AF_OD (0x03)
|
|---|
| 230 | #define MODE_INPUT (0x00)
|
|---|
| 231 | #define MODE_OUTPUT_10MHZ (0x01)
|
|---|
| 232 | #define MODE_OUTPUT_2MHZ (0x02)
|
|---|
| 233 | #define MODE_OUTPUT_50MHZ (0x03)
|
|---|
| 234 |
|
|---|
| 235 | #define CR_MODE_MASK(x) (0x03 << ((x) << 2))
|
|---|
| 236 | #define CR_CNF_MASK(x) (0x0C << ((x) << 2))
|
|---|
| 237 | #define CR_MODE(x,v) (((v) & 0x03) << ((x) << 2))
|
|---|
| 238 | #define CR_CNF(x,v) ((((v) << 2) & 0x0C) << ((x) << 2))
|
|---|
| 239 |
|
|---|
| 240 | #ifndef TOPPERS_MACRO_ONLY
|
|---|
| 241 |
|
|---|
| 242 | #endif /* TOPPERS_MACRO_ONLY */
|
|---|
| 243 | #endif /* TOPPERS_CQ_STARM_H */
|
|---|
![(please configure the [header_logo] section in trac.ini)](/trac_user/contrib/chrome/site/your_project_logo.png){kind=logo}
