1 | /*
|
---|
2 | * TOPPERS Software
|
---|
3 | * Toyohashi Open Platform for Embedded Real-Time Systems
|
---|
4 | *
|
---|
5 | * Copyright (C) 2006-2015 by Embedded and Real-Time Systems Laboratory
|
---|
6 | * Graduate School of Information Science, Nagoya Univ., JAPAN
|
---|
7 | *
|
---|
8 | * ä¸è¨èä½æ¨©è
|
---|
9 | ã¯ï¼ä»¥ä¸ã®(1)ã(4)ã®æ¡ä»¶ãæºããå ´åã«éãï¼æ¬ã½ããã¦ã§
|
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10 | * ã¢ï¼æ¬ã½ããã¦ã§ã¢ãæ¹å¤ãããã®ãå«ãï¼ä»¥ä¸åãï¼ã使ç¨ã»è¤è£½ã»æ¹
|
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|
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12 | å¸ï¼ä»¥ä¸ï¼å©ç¨ã¨å¼ã¶ï¼ãããã¨ãç¡åã§è¨±è«¾ããï¼
|
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13 | * (1) æ¬ã½ããã¦ã§ã¢ãã½ã¼ã¹ã³ã¼ãã®å½¢ã§å©ç¨ããå ´åã«ã¯ï¼ä¸è¨ã®èä½
|
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14 | * 権表示ï¼ãã®å©ç¨æ¡ä»¶ããã³ä¸è¨ã®ç¡ä¿è¨¼è¦å®ãï¼ãã®ã¾ã¾ã®å½¢ã§ã½ã¼
|
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15 | * ã¹ã³ã¼ãä¸ã«å«ã¾ãã¦ãããã¨ï¼
|
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16 | * (2) æ¬ã½ããã¦ã§ã¢ãï¼ã©ã¤ãã©ãªå½¢å¼ãªã©ï¼ä»ã®ã½ããã¦ã§ã¢éçºã«ä½¿
|
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|
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|
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|
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23 | * (3) æ¬ã½ããã¦ã§ã¢ãï¼æ©å¨ã«çµã¿è¾¼ããªã©ï¼ä»ã®ã½ããã¦ã§ã¢éçºã«ä½¿
|
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24 | * ç¨ã§ããªãå½¢ã§åé
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|
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|
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|
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29 | ããã¥ã¢ã«ãªã©ï¼ã«ï¼ä¸è¨ã®è
|
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30 | * ä½æ¨©è¡¨ç¤ºï¼ãã®å©ç¨æ¡ä»¶ããã³ä¸è¨ã®ç¡ä¿è¨¼è¦å®ãæ²è¼ãããã¨ï¼
|
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31 | * (b) åé
|
---|
32 | å¸ã®å½¢æ
|
---|
33 | ãï¼å¥ã«å®ããæ¹æ³ã«ãã£ã¦ï¼TOPPERSããã¸ã§ã¯ãã«
|
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35 | * (4) æ¬ã½ããã¦ã§ã¢ã®å©ç¨ã«ããç´æ¥çã¾ãã¯éæ¥çã«çãããããªãæ
|
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36 | * 害ãããï¼ä¸è¨èä½æ¨©è
|
---|
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|
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38 | 責ãããã¨ï¼
|
---|
39 | * ã¾ãï¼æ¬ã½ããã¦ã§ã¢ã®ã¦ã¼ã¶ã¾ãã¯ã¨ã³ãã¦ã¼ã¶ããã®ãããªãç
|
---|
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|
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|
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|
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43 | 責ãããã¨ï¼
|
---|
44 | *
|
---|
45 | * æ¬ã½ããã¦ã§ã¢ã¯ï¼ç¡ä¿è¨¼ã§æä¾ããã¦ãããã®ã§ããï¼ä¸è¨èä½æ¨©è
|
---|
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|
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|
---|
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|
---|
49 | * ã¢ã®å©ç¨ã«ããç´æ¥çã¾ãã¯éæ¥çã«çãããããªãæ害ã«é¢ãã¦ãï¼ã
|
---|
50 | * ã®è²¬ä»»ãè² ããªãï¼
|
---|
51 | *
|
---|
52 | * $Id: arm.c 438 2015-08-09 01:37:47Z ertl-hiro $
|
---|
53 | */
|
---|
54 |
|
---|
55 | /*
|
---|
56 | * ARMã³ã¢ãµãã¼ãã¢ã¸ã¥ã¼ã«
|
---|
57 | */
|
---|
58 |
|
---|
59 | #include "arm.h"
|
---|
60 |
|
---|
61 | /*
|
---|
62 | * ãã£ãã·ã¥ã®æä½
|
---|
63 | */
|
---|
64 |
|
---|
65 | /*
|
---|
66 | * ãã¼ã¿ãã£ãã·ã¥ã®ã¤ãã¼ãã«
|
---|
67 | */
|
---|
68 | void
|
---|
69 | arm_enable_dcache(void)
|
---|
70 | {
|
---|
71 | uint32_t reg;
|
---|
72 |
|
---|
73 | CP15_READ_SCTLR(reg);
|
---|
74 | if ((reg & CP15_SCTLR_DCACHE) == 0U) {
|
---|
75 | arm_invalidate_dcache();
|
---|
76 |
|
---|
77 | reg |= CP15_SCTLR_DCACHE;
|
---|
78 | CP15_WRITE_SCTLR(reg);
|
---|
79 | }
|
---|
80 | }
|
---|
81 |
|
---|
82 | /*
|
---|
83 | * ãã¼ã¿ãã£ãã·ã¥ã®ãã£ã¹ã¨ã¼ãã«
|
---|
84 | *
|
---|
85 | * ãã¼ã¿ãã£ãã·ã¥ãç¡å¹ãªç¶æ
|
---|
86 | ã§clean_and_invalidateãå®è¡ããã¨æ´èµ°
|
---|
87 | * ããå ´åãããããï¼ãã¼ã¿ãã£ãã·ã¥ã®ç¶æ
|
---|
88 | ãå¤æãã¦ï¼ç¡å¹ãªå ´åã¯ï¼
|
---|
89 | * ç¡å¹åã®ã¿ãè¡ãï¼
|
---|
90 | */
|
---|
91 | void
|
---|
92 | arm_disable_dcache(void)
|
---|
93 | {
|
---|
94 | uint32_t reg;
|
---|
95 |
|
---|
96 | CP15_READ_SCTLR(reg);
|
---|
97 | if ((reg & CP15_SCTLR_DCACHE) == 0U) {
|
---|
98 | arm_invalidate_dcache();
|
---|
99 | }
|
---|
100 | else {
|
---|
101 | reg &= ~CP15_SCTLR_DCACHE;
|
---|
102 | CP15_WRITE_SCTLR(reg);
|
---|
103 |
|
---|
104 | arm_clean_and_invalidate_dcache();
|
---|
105 | }
|
---|
106 | }
|
---|
107 |
|
---|
108 | /*
|
---|
109 | * å½ä»¤ãã£ãã·ã¥ã®ã¤ãã¼ãã«
|
---|
110 | */
|
---|
111 | void
|
---|
112 | arm_enable_icache(void)
|
---|
113 | {
|
---|
114 | uint32_t reg;
|
---|
115 |
|
---|
116 | CP15_READ_SCTLR(reg);
|
---|
117 | if ((reg & CP15_SCTLR_ICACHE) == 0U) {
|
---|
118 | arm_invalidate_icache();
|
---|
119 |
|
---|
120 | reg |= CP15_SCTLR_ICACHE;
|
---|
121 | CP15_WRITE_SCTLR(reg);
|
---|
122 | }
|
---|
123 | }
|
---|
124 |
|
---|
125 | /*
|
---|
126 | * å½ä»¤ãã£ãã·ã¥ã®ãã£ã¹ã¨ã¼ãã«
|
---|
127 | */
|
---|
128 | void
|
---|
129 | arm_disable_icache(void)
|
---|
130 | {
|
---|
131 | uint32_t reg;
|
---|
132 |
|
---|
133 | CP15_READ_SCTLR(reg);
|
---|
134 | reg &= ~CP15_SCTLR_ICACHE;
|
---|
135 | CP15_WRITE_SCTLR(reg);
|
---|
136 |
|
---|
137 | arm_invalidate_icache();
|
---|
138 | }
|
---|
139 |
|
---|
140 | /*
|
---|
141 | * ARMv5ã«ããããã¼ã¿ãã£ãã·ã¥ã®ã¯ãªã¼ã³ã¨ç¡å¹å
|
---|
142 | */
|
---|
143 | #if __TARGET_ARCH_ARM <= 5
|
---|
144 |
|
---|
145 | void
|
---|
146 | armv5_clean_and_invalidate_dcache(void)
|
---|
147 | {
|
---|
148 | ARMV5_CLEAN_AND_INVALIDATE_DCACHE();
|
---|
149 | }
|
---|
150 |
|
---|
151 | #endif /* __TARGET_ARCH_ARM <= 5 */
|
---|
152 |
|
---|
153 | /*
|
---|
154 | * ARMv7ã«ããããã¼ã¿ãã£ãã·ã¥ã®ç¡å¹å
|
---|
155 | *
|
---|
156 | * ã¬ãã«0ã®ãã£ãã·ã¥ã®ã¿ãç¡å¹åããï¼
|
---|
157 | */
|
---|
158 | #if __TARGET_ARCH_ARM == 7
|
---|
159 |
|
---|
160 | void
|
---|
161 | armv7_invalidate_dcache(void)
|
---|
162 | {
|
---|
163 | uint32_t reg;
|
---|
164 | uint32_t way, no_ways, shift_way;
|
---|
165 | uint32_t set, no_sets, shift_set;
|
---|
166 |
|
---|
167 | CP15_WRITE_CSSELR(0U);
|
---|
168 | CP15_READ_CCSIDR(reg);
|
---|
169 | no_sets = ((reg >> 13) & 0x7fffU) + 1;
|
---|
170 | shift_set = (reg & 0x07U) + 4;
|
---|
171 | no_ways = ((reg >> 3) & 0x3ffU) + 1;
|
---|
172 | shift_way = count_leading_zero(no_ways);
|
---|
173 |
|
---|
174 | for (way = 0; way < no_ways; way++){
|
---|
175 | for (set = 0; set < no_sets; set++) {
|
---|
176 | reg = (way << shift_way) | (set << shift_set);
|
---|
177 | CP15_WRITE_DCISW(reg);
|
---|
178 | }
|
---|
179 | }
|
---|
180 | }
|
---|
181 |
|
---|
182 | #endif /* __TARGET_ARCH_ARM == 7 */
|
---|
183 |
|
---|
184 | /*
|
---|
185 | * ARMv7ã«ããããã¼ã¿ãã£ãã·ã¥ã®ã¯ãªã¼ã³ã¨ç¡å¹å
|
---|
186 | *
|
---|
187 | * ã¬ãã«0ã®ãã£ãã·ã¥ã®ã¿ãã¯ãªã¼ã³ã¨ç¡å¹åããï¼
|
---|
188 | */
|
---|
189 | #if __TARGET_ARCH_ARM == 7
|
---|
190 |
|
---|
191 | void
|
---|
192 | armv7_clean_and_invalidate_dcache(void)
|
---|
193 | {
|
---|
194 | uint32_t reg;
|
---|
195 | uint32_t way, no_ways, shift_way;
|
---|
196 | uint32_t set, no_sets, shift_set;
|
---|
197 |
|
---|
198 | CP15_WRITE_CSSELR(0U);
|
---|
199 | CP15_READ_CCSIDR(reg);
|
---|
200 | no_sets = ((reg >> 13) & 0x7fffU) + 1;
|
---|
201 | shift_set = (reg & 0x07U) + 4;
|
---|
202 | no_ways = ((reg >> 3) & 0x3ffU) + 1;
|
---|
203 | shift_way = count_leading_zero(no_ways);
|
---|
204 |
|
---|
205 | for (way = 0; way < no_ways; way++){
|
---|
206 | for (set = 0; set < no_sets; set++) {
|
---|
207 | reg = (way << shift_way) | (set << shift_set);
|
---|
208 | CP15_WRITE_DCCISW(reg);
|
---|
209 | }
|
---|
210 | }
|
---|
211 | }
|
---|
212 |
|
---|
213 | #endif /* __TARGET_ARCH_ARM == 7 */
|
---|